
`timescale 1ns / 1ps

module dds_ip #(
    parameter PHASE_WIDTH = 32,  // Phase accumulator width
    parameter DATA_WIDTH  = 8   // Output data width
)(
    input  wire                  clk,        // Clock input
    // input  wire                  rst_n,      // Synchronous reset
    output wire  [DATA_WIDTH-1:0] dds_m_axis_data_tdata ,   // Sine wave output
    output wire  [0           :0] dds_m_axis_data_tvalid  // Cosine wave output
);

    wire s_axis_config_tvalid;
    wire [PHASE_WIDTH-1:0] s_axis_config_tdata;
    
//    assign s_axis_config_tvalid = 1'b1;
//    assign s_axis_config_tdata  = 32'h00;
//    dds_compiler_0 u_dds_compiler_0 (
//      .aclk(clk),                                  // input wire aclk
//      .s_axis_config_tvalid(s_axis_config_tvalid),  // input wire s_axis_config_tvalid
//      .s_axis_config_tdata(s_axis_config_tdata),    // input wire [31 : 0] s_axis_config_tdata
//      .m_axis_data_tvalid(dds_m_axis_data_tvalid),      // output wire m_axis_data_tvalid
//      .m_axis_data_tdata(dds_m_axis_data_tdata)        // output wire [7 : 0] m_axis_data_tdata
//    );




    dds_compiler_0 u_dds_compiler_0 (
      .aclk(clk),                                      // input wire aclk
      .m_axis_data_tvalid(dds_m_axis_data_tvalid),     // output wire m_axis_data_tvalid
      .m_axis_data_tdata(dds_m_axis_data_tdata)        // output wire [7 : 0] m_axis_data_tdata
    );


endmodule